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	<title>CP/M Forum</title>
	<subtitle>Support für alle CP/M-Versionen</subtitle>
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	<updated>2020-03-08T12:39:57+01:00</updated>

	<author><name><![CDATA[CP/M Forum]]></name></author>
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		<author><name><![CDATA[mtx500]]></name></author>
		<updated>2020-03-08T12:39:57+01:00</updated>

		<published>2020-03-08T12:39:57+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=85#p85"><![CDATA[
Ja Du hast Recht. Das ist seltsam. Das bedeutet ja, diese Schaltung löst bei einem Refresh-Zyklus aus Sicht des RAM-Bausteins immer einen kompletten Lesezugriff aus, bei dem dann die Daten verworfen werden. Dem Datenbus tut das nicht weh, weil die CPU während des Refreshs den Bus nicht treibt.<br>Damit das funktionieren kann, muss aber der Address Multiplexer sozusagen "andersrum" funktionieren, als man erwartet. <br>Zunächst (während /MREQ noch verzögert wird), muss er die <strong class="text-strong">niederwertigsten</strong> Adressbits anlegen für /RAS. Das ist wichtig, damit bei einem Refresh die Bits des R-Registers ankommen und nicht die des üblicherweise konstanten I-Registers. Wenn dann nach der Verzögerung das /MREQ low an den Multiplexer kommt, müssen dann die <strong class="text-strong">höchstwertigsten</strong> Adressen angelegt werden. Das bedeutet, Zugriffe der CPU auf aufeinanderfolgende Adressen landen in aufeinanderfolgende Reihen, und nicht in aufeinanderfolgende Spalten derselben Reihe.<br><br>Nebenbei: Mit dieser Adressierung kann man den Page Mode nicht ausnutzen. DRAMs bieten diesen schon sehr lange (aber nicht von Anfang an) an. Beim ersten Zugriff wird mit /RAS die Reihe adressiert, danach mit /CAS die Spalte. /RAS bleibt nun jedoch dauerhaft auf Low, und mit dem Pulsen von /CAS gibt man immer wieder nur eine neue Spalten-Adresse mit und Liest bzw. schreibt. D.h. man spart sich die Zeit für die Übertragung der Reihen-Adresse und den damit verbundenen internen Refresh. Das ist hier aber wiederum nicht schlimm, weil man mit dem Z80 den Page Mode sowieso nicht ausnutzen kann.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=52">mtx500</a> — 8. Mär 2020, 12:39</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-25T03:29:00+01:00</updated>

		<published>2020-02-25T03:29:00+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=82#p82"><![CDATA[
Du sagt /MREQ ginge nur bei Schreib- und Lesezugriffen runter, aber nicht waehrend eines M1 cycle refresh.<br><br>ich bilde mir ein gelesen zu haben, dass /MREQ waehrend eines refresh immer runter geht.<br><br>siehe das folgende Diagramm, da geht /MREQ waehrend eines M1 cycle refresh runter<br><div class="inline-attachment"><dl class="file"><dt class="attach-image"><img src="http://forumcpm.gaby.de/download/file.php?id=5&amp;sid=c007fd9954da676b750ff463b5f4d636" class="postimage" alt="Z80 M1 cycle.gif" onclick="viewableArea(this);" /></dt></dl></div>Das heisst, dass bei meiner Schaltung /CAS immer waehrend eines M1 refresh mit zweifacher Verzoegerung runtergeht, nachdem zuerst /RAS runtergegangen ist.<br><br>Demnach waere das weder ein /RAS only, noch ein /CAS vor einem /RAS...<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 25. Feb 2020, 03:29</p><hr />
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		<author><name><![CDATA[mtx500]]></name></author>
		<updated>2020-02-22T15:23:06+01:00</updated>

		<published>2020-02-22T15:23:06+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=79#p79"><![CDATA[
/RAS wird in dieser Schaltung *immer* als erstes aktiv, egal, ob das durch /RFSH oder durch /MREQ ausgelöst wird, also sowohl bei einem Refresh-Zyklus als auch bei einem Lese- oder Schreibzyklus.<br>/CAS wird verzögert *nur dann* ausgelöst, wenn /MREQ low geht, also nur bei einem Lese- oder Schreibzyklus.<br>D.h. wir haben hier ganz klassisch RAS-only Refresh. (CAS-before-RAS Refresh gab es bei DRAM-Chips nicht von Anfang an, das kam erst ein wenig später.)<br>Zu /WR: Ich verstehe Deine Frage nicht ganz. Das ist doch genau richtig so! Bei /RFSH gibt es doch auch nichts zu schreiben auf dem Datenbus. Den Refresh erledigt der DRAM-Chip doch ganz alleine und rein intern. Und bei /RAS low macht der DRAM-Chip auch überhaupt nichts mit dem Datenbus. Der bleibt tri-state (hochohmig, wird in keine Richtung getrieben). Erst wenn /CAS low geht, also ein Datenzugriff gewünscht ist, was ja bei /RFSH nicht der Fall ist, würde der DRAM-Chip entweder Daten übernehmen (R/W low) oder aber Daten auf den Bus legen (R/W high). Vor /CAS low ist dem Chip das R/W aber piepegal.<br>/RAS low übernimmt nur die obere Hälfte der Adresse und löst einen Refresh aus. Mehr nicht. Erst das /CAS löst einen Lese- oder Schreibzugriff aus. Man kann sogar bei allen DRAM-Chips die ich kenne, sogenannten Page Mode Zugriff machen: /RAS geht low und bleibt nun low. Nun kann man fast beliebig oft(*) /CAS low und wieder high machen und dabei jedesmal eine andere Column Address übergeben und sich auch jedesmal neu überlegen, ob man lesen oder schreiben will. Typischerweise nutzt man das, um eine größere Menge Daten auf einmal sequenziell zu lesen oder zu schreiben. Am Ende geht das /RAS high und dann kann man eine andere Page adressieren durch neue Adresse und /RAS wieder low.<br>(*) Fast beliebig oft, weil man ja nicht beliebig lange in einer Page zumhängen kann, ohne die anderen zu refreshen.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=52">mtx500</a> — 22. Feb 2020, 15:23</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-19T20:07:57+01:00</updated>

		<published>2020-02-19T20:07:57+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=75#p75"><![CDATA[
hallo vielen Dank fuer die ganzen Erklaerungen.<br><br>ich habe gerade einmal das Schaltbild eingefuegt, uber das ich die ganze Zeit bruete. (Z80 User's manual 1980 von Joseph Carr)<br><div class="inline-attachment"><dl class="file"><dt class="attach-image"><img src="http://forumcpm.gaby.de/download/file.php?id=4&amp;sid=c007fd9954da676b750ff463b5f4d636" class="postimage" alt="refresh.png" onclick="viewableArea(this);" /></dt></dl></div>In dem Kapitel geht es um den refresh des DRAM und nicht um normale Schreib- oder Lesezyklen.<br><br>Du kannst im Schaltbild erkennen, dass erst der /RAS pin des RAM Baustein angesprochen wird und dann erst der /CAS pin; weil das /MREQ Signal fuer den /CAS pin zweimal verzoegert wird, waehrend der /RAS pin ohne Verzoegerung angesprochen wird.<br><br>Demnach gibt es also sehr wohl einen refresh, wo der /RAS pin VOR dem /CAS pin angesprochen wird!<br><br>????<br><br>Ferner frage ich mich wieso das /WR Signal mit dem R/W Eingang des DRAM verbunden ist, wo doch /WR in einem refresh Zugriff ueberhaupt nicht runter geht.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 19. Feb 2020, 20:07</p><hr />
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		<author><name><![CDATA[mtx500]]></name></author>
		<updated>2020-02-17T00:54:19+01:00</updated>

		<published>2020-02-17T00:54:19+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=74#p74"><![CDATA[
Nein, alles richtig. Wenn erst RAS runter geht und danach CAS, dann ist das ein <strong class="text-strong">ganz normaler</strong> Zugriff, also entweder Lesen oder Schreiben.<br><br>Wobei man auch wissen muss, dass jeder normale Zugriff auch immer gleich die adressierte Reihe mit-refresht. Wenn man also  garantieren kann, dass man innerhalb bestimmter Zeit mal auf <strong class="text-strong">alle</strong> Reihen zugreift, dann kann man sich extra Refresh-Zyklen sparen. Ein Kandidat war z.B. Video-RAM, wo der Speicher zyklisch ausgelesen wird für die Bild-Erzeugung. Aber beim normalen Hauptspeicher einer CPU, die ja ein beliebiges Programm abarbeiten kann, kann man das nicht garantieren, und muss daher zusätzliche Refresh-Zyklen vorsehen. Andererseits erklärt das auch, dass Mikroprozessor-Schaltungen mit DRAM, wo die Refresh-Zyklen nicht sauber funktionieren, tatsächlich relativ lange laufen können ohne dass das auffällt.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=52">mtx500</a> — 17. Feb 2020, 00:54</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-13T23:17:01+01:00</updated>

		<published>2020-02-13T23:17:01+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=71#p71"><![CDATA[
Allerdings schreibst Du erst dass im ersten Absatz von der Moeglichkeit, dass erst RAS runtergeht und dann CAS runtergeht.<br><br>Das entspraeche allerdings weder einem 'RAS only refresh', weil ja CAS auch runtergeht, noch entspraeche es einem 'CAS before RAS refresh', weil ja im ersten Absatz RAS erst runtergeht und dann erst CAS runtergeht.<br><br>Verstehe ich das jetzt falsch?<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 13. Feb 2020, 23:17</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-13T23:10:24+01:00</updated>

		<published>2020-02-13T23:10:24+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=70#p70"><![CDATA[
Okay, dann ist das in meinem obigen Diagramm wohl ein RAS only refresh, denn CAS geht NICHT runter waehrend T3 T4...<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 13. Feb 2020, 23:10</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-13T23:03:42+01:00</updated>

		<published>2020-02-13T23:03:42+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=27&amp;p=69#p69"><![CDATA[
Okay, wenn I waehrend eines refresh cycle irrelevant ist, dann erklaert das einiges.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 13. Feb 2020, 23:03</p><hr />
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		<author><name><![CDATA[mtx500]]></name></author>
		<updated>2020-02-12T22:59:34+01:00</updated>

		<published>2020-02-12T22:59:34+01:00</published>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wie koennen im I register eines Z80 gleichzeitig 2 Adressen stehen?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=27&amp;p=68#p68"><![CDATA[
I ist 8 bit breit und R ist auch 8 bit breit. Die beiden bilden zusammen ein 16-Bit Registerpaar, so wie auch A (Akkumulator) und F (Flags) ein Registerpaar bilden. Auf den Adressbus werden beim Refresh also sowohl I als auch R gelegt. I ist dabei allerdings irrelevant.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=52">mtx500</a> — 12. Feb 2020, 22:59</p><hr />
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		<author><name><![CDATA[mtx500]]></name></author>
		<updated>2020-02-12T22:54:20+01:00</updated>

		<published>2020-02-12T22:54:20+01:00</published>
		<id>http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=67#p67</id>
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		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • Re: wieso geht /WR nicht low waehrend eines memory refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=26&amp;p=67#p67"><![CDATA[
Oh je, das ist lange her. Kram, kram ...<br>Also, die DRAM-Bausteine haben neben WE (Write Enable, das gibt die Richtung Lesen oder Schreiben vor) noch RAS (Row Address Strobe) und CAS (Column Address Strobe). Um Pins zu sparen, haben DRAMs nämlich nur halb so viele Adress-Anschlüsse, und bekommen zunächst bei RAS die Row-Address (die höherwertigen Bits) und erst später mit CAS die Column-Address (die niederwertigen Bits).<br>Refresh geht nun auf zwei Arten:<br>1) RAS only Refresh - da geht RAS runter, die Row-Address bestimmt, welche Reihe zu refreshen ist, und dann geht RAS wieder hoch.<br>2) CAS-before-RAS-Refresh - erst geht CAS runter. Das passiert normalerweise nie, daher kann der Chip daran gut diese Methode erkennen. Dann erst geht RAS runter und löst den Refresh einer Reihe aus. Unterschied zu Methode 1 ist: Dem Chip sind dabei die Adressbeinchen völlig egal. Er verwendet ein internes Zählregister in passender Breite, um sukzessive alle Reihen zu refreshen. Er hat also sozusagen das R-Register eingebaut.<br>Die zweite Methode ist zu bevorzugen, weil man dann völlig unabhängig von der Struktur des Speichers ist. Verwendet man große DRAM-Speicher, dann reicht u.U. das 8-Bit R-Register im Z80 nämlich gar nicht aus um alle Reihen zu adressieren, und dann muss man außerhalb der CPU das 9-te Refresh-Bit nachbauen über ein Flip-Flop. Sehr unschön.<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=52">mtx500</a> — 12. Feb 2020, 22:54</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-10T22:33:29+01:00</updated>

		<published>2020-02-10T22:33:29+01:00</published>
		<id>http://forumcpm.gaby.de/viewtopic.php?t=30&amp;p=66#p66</id>
		<link href="http://forumcpm.gaby.de/viewtopic.php?t=30&amp;p=66#p66"/>
		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • welche Adresse liegt auf A0-A15 waehrend eines INT ACK cycle einer Z80 CPU?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=30&amp;p=66#p66"><![CDATA[
ich habe ein Diagramm eines INT ACK cycle eines Z80.<br><br><div class="inline-attachment"><dl class="file"><dt class="attach-image"><img src="http://forumcpm.gaby.de/download/file.php?id=3&amp;sid=c007fd9954da676b750ff463b5f4d636" class="postimage" alt="ezgif.gif" onclick="viewableArea(this);" /></dt></dl></div>Demnach enthaelt der Adressbus waehrend T1 eines INT ACK cycle den Inhalt des Program Counters PC.<br><br>welche Adresse ist es, die der Program Counter PC da  waehrend T1 auf den Adressbus gibt?<br><br>Ist das die Interrupt Return Adresse?<br><br>in welchem Zyklus wird die Interrupt Return Adresse auf den Stack gepusht?<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 10. Feb 2020, 22:33</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-10T22:19:19+01:00</updated>

		<published>2020-02-10T22:19:19+01:00</published>
		<id>http://forumcpm.gaby.de/viewtopic.php?t=29&amp;p=65#p65</id>
		<link href="http://forumcpm.gaby.de/viewtopic.php?t=29&amp;p=65#p65"/>
		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • wieso ist A7 low waehrend eines DRAM refresh?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=29&amp;p=65#p65"><![CDATA[
ich habe gelesen, dass waehrend eines DRAM refresh cycle (T3 T4 eines M1 cycles) A7 des Adressbusses low gehalten wird.<br><br>wie kann das sein?<br><br>was ist mit den Speicherbausteinen die eine Adresse &gt; 1000000% haben?<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 10. Feb 2020, 22:19</p><hr />
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		<author><name><![CDATA[zilog]]></name></author>
		<updated>2020-02-10T22:14:00+01:00</updated>

		<published>2020-02-10T22:14:00+01:00</published>
		<id>http://forumcpm.gaby.de/viewtopic.php?t=28&amp;p=64#p64</id>
		<link href="http://forumcpm.gaby.de/viewtopic.php?t=28&amp;p=64#p64"/>
		<title type="html"><![CDATA[CPUs, Bauteile und Peripherie • welcher Zyklus folgt einem INT ACK Zyklus?]]></title>

					<category term="CPUs, Bauteile und Peripherie" scheme="http://forumcpm.gaby.de/viewforum.php?f=21" label="CPUs, Bauteile und Peripherie"/>
		
		<content type="html" xml:base="http://forumcpm.gaby.de/viewtopic.php?t=28&amp;p=64#p64"><![CDATA[
welcher Zyklus folgt einem Interrupts Acknowledge Zyklus einer Z80 CPU?<br><br>ist entweder ein Zyklus, in welchem die Interrupt Return Adresse auf den Stack gepusht wird?<br><br>oder ist es der M1 Zyklus, in dem der erste Befehl einer Interrupt Routine gefetched wird?<br><br>in welchem Zyklus wird die Interrupt Return Adresse auf den stack gepusht?<p>Statistik: Verfasst von <a href="http://forumcpm.gaby.de/memberlist.php?mode=viewprofile&amp;u=182">zilog</a> — 10. Feb 2020, 22:14</p><hr />
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